5月25号，也就是昨天，我的信息流被一条消息刷屏了。

华为在上海的IEEE国际电路与系统研讨会上，发布了一条半导体领域的「新定律」，叫韬定律，希腊字母τ。

首当其冲必然是资本市场——当天A股科创50暴涨5.88%，中芯国际涨了将近19%，华虹直接涨停，整个半导体产业链跟打了鸡血一样…

与此同时，网上也吵翻了。

一边是「中国半导体从追赶者终于上了桌！」的豪言壮语，另一边是「不就是RC延迟优化吗装什么新定律？」的冷嘲热讽。

噪音太多了，尤其是这种有一定技术门槛的，信息壁垒挺多

所以花了两天时间，把华为何庭波的论文、各家媒体的报道、还有那些质疑的声音，全翻了一遍。

坦率的讲，这件事比我想象的有意思，但也比热搜上呈现的要复杂得多。

今天我想试着把「韬定律」到底是个啥，用正常人类能听懂的话，掰扯清楚。

1

先把时钟拨回去。

1965年，英特尔联合创始人戈登·摩尔注意到一个规律，集成电路上能容纳的晶体管数量，大约每两年翻一倍。后来行业把这个周期修正为18个月，这就是著名的摩尔定律。

这个定律统治了半导体行业将近60年。

它的底层逻辑特别简单粗暴，就是把晶体管越做越小，同样面积的芯片上就能塞进更多晶体管，性能提升的同时成本还在下降。

做小就是做好，这条路走了半个多世纪，确实好使。

但好使不代表永远好使。

1974年，IBM的工程师罗伯特·登纳德提了一套缩放规则，大意是晶体管的尺寸和电压可以等比例缩小，功耗密度保持不变。这条规则的存在，让「做小」变成了一件几乎没有副作用的事，你小你的，反正不会更烫。

这套规则在2005年前后开始失效。

电压缩小到一定程度，晶体管关不住了，开始漏电，功耗密度上升，芯片越来越烫。工程师们不得不让同一时刻只启用芯片上的一部分区域，剩下的晶体管闲着，业内管这叫「暗硅」。

所以，做小这个事，不再等于做好了。

后来FinFET出来续了一波命，把晶体管从平面改成立体的鳍状结构，栅极从三面包裹沟道，漏电问题缓解了，几何缩微又走了大约十年。

但进入7纳米以下，情况急转直下。

何庭波在论文里给了三个原因。

第一，速度饱和。早期沟道长度缩小一半，开关速度能提升接近四倍，到了7纳米以下，同样缩小一半，速度提升只剩两倍。回报打了对折。

第二，互连延迟。晶体管之间的金属线路产生的延迟，已经超过了晶体管本身的开关时间。你晶体管做得再快，线路上拖着的延迟降不下来，整体速度也上不去。

第三，账算不过来了。2纳米节点，一颗芯片的设计预算超过10亿美元，单个晶体管的成本不降反升。

每一代晶体管更多、单位成本更低，这是过去几十年半导体产业持续投钱的基础——但当单个晶体管成本不再随制程进步而下降，这套逻辑就崩了。

这也是为什么这些年，「摩尔定律已死」被翻来覆去地讨论。

2

背景终于说完了。

现在来看华为的韬定律到底说了什么。

其实一句话就能概括，以「时间缩微」替代「几何缩微」。

τ是希腊字母，在物理学里代表时间常数，是信号从一种状态切换到另一种状态需要的时间。华为提出，把时间常数τ作为贯穿整个计算栈的统一优化目标。

什么意思呢？

打个比方。把芯片想成一座城市，晶体管是楼，信号是路上跑的车。

摩尔定律的做法是把楼越盖越密、路越修越多，同时也越来越越窄，行车道多了，通行效率自然就高了，但问题是，现在路已经窄到极限，车都快过不去了。

华为说，不继续缩路了。要重新设计路网、造电梯、修高架、设快车道、调信号灯，让车跑得更顺。

具体怎么做呢？华为搭了一个贯穿四层的体系，听着有点像套话，但你让我用大白话讲，就是从最底下的地基到最顶上的屋顶，每一层都在干同一件事，抢时间。

器件层，优化晶体管的电阻和寄生电容，从物理底层压缩τ。这是打地基。

电路层，引入了一项核心黑科技，叫逻辑折叠。把传统平面二维布局「折叠」成多层堆叠，信号走线大幅缩短。这是韬定律落地的第一张王牌。

芯片层，软件、架构、芯片全栈协同设计，根据实际工作负载细粒度，去控制指令流和数据流。

系统层，搞了一个叫灵衢总线的架构，重构计算系统的互联协议，还有近封装光学I/O和3D折叠技术。

四层合一，目标就一个，把时间常数τ往死里压。

何庭波在论文里给了一个迭代公式，下一代的τ等于当前τ除以一个缩放系数α。

这个系数因场景而异，手机端大约每年1.3倍，自动驾驶1.5倍，AI场景因为算力直接关联经济价值，可达每年10倍。

AI这个10倍，是真的很离谱，但也从侧面说明不同场景对速度的饥渴程度完全不同。

不同行业，按各自需求决定迭代速度，而不是被一条统一的制程路线牵着走。

3

说到这，你可能想问了，这些数据有没有真东西支撑，还是画饼？

何庭波在演讲中说，过去六年，华为基于这条路线已经设计并量产了381款芯片。

今年秋天即将发布的新一代麒麟手机芯片，是逻辑折叠技术的首次完整实施。

论文里给出了实测数据，在固定制程节点下，没有采用新的光刻工艺，晶体管密度从每平方毫米1.55亿颗提升到2.38亿颗，涨了55%。核心能效提升41%，最高主频涨了近13%，CPU性能核主频回到3.1GHz。SRAM运行主频提升超过40%。

华为自己说这一版「刻意保守」，预计到2031年，高端芯片晶体管密度可以做到每平方毫米4亿颗，对标1.4纳米制程的同等水平。

注意，对标1.4纳米的同等水平，不是说华为的制程做到了1.4纳米。

它的意思是，通过逻辑折叠等技术，在不依赖最先进光刻工艺的前提下，让晶体管密度达到传统1.4纳米工艺相当的水平。

昇腾系列AI芯片则预计在2030年前后引入逻辑折叠，到2035年AI硬件集成度增长超过100倍。

4

梳理这个事儿的同时，自然看到了不少质疑的声音，当然这在网络上几乎是必然发生的，所以有些问题值得认真聊一聊。

第一个问题，韬定律到底算不算「新定律」？

有人直接说，这不就是电路设计里最基础的RC延迟优化吗？τ=RC，τ是延迟，R是电阻，C是电容，降低R和C来降低延迟，这是每一个电子工程大一学生都学过的东西啊。

逻辑折叠本质就是3D堆叠加片上网络优化，把「衡量先进与否」的标尺从尺寸换到了时间上。

这话也并非完全没有道理。

如果只看τ=RC这个公式，确实不是新东西。但华为做的事情不只是重复一个公式，而是把这个优化目标从单一电路层拉到了整个计算栈，从器件到电路到芯片到系统，用同一个指标贯穿四层，构建了一套协同优化的体系框架。

坦率的讲，这更像是一种范式的重新定义，而不是物理层面的新发现。

举个众所周知的例子，牛顿没有发明万有引力，引力一直都在，但他第一个把它写成公式，变成可以计算的、可以预测的东西。

韬定律没有发明RC延迟优化，但它第一个把「压时间」从局部优化手段，提升成了整个产业迭代的指导原则。

算不算「定律」，取决于你怎么定义定律。

摩尔定律严格来说也不是物理定律，它是一个经验观察，但它之所以被当成了定律，是因为整个行业按照它来安排研发节奏和资本投入。

华为想做的事是一样的，给行业一条新的共同节奏。

能不能成，是另一回事。但这个动作本身，是有意义的。

5

第二个问题，逻辑折叠的物理极限在哪？

目前华为只做到了双层堆叠，相当于两层「小平房」。但要实现2031年等效1.4nm的密度，意味着要在邮票大小的空间里塞进400亿个以上的晶体管，还要垂直堆叠多层。

高密度堆叠最要命的不是技术能不能做，是热量，这才是真正的硬骨头——所有晶体管挤在那么小的空间里，每一层都在发热，热量散不出去。

3D堆叠的散热问题是业界公认的难题，华为在论文里也承认，τ是一条时间准则，不是一条能耗准则。一套系统运行速度快了10倍，如果功耗也涨了10倍，理论上并不违反韬定律，但实际部署时电力系统扛不住。

还有良率的问题。

层数越多，任何一个连接点出问题都可能导致整颗芯片报废，混合键合需要微米级的精度对齐，精度差一点，良率就可能断崖式下跌。

论文里也列了一堆还没解决的技术难题，EDA工具链不行，现有的设计软件是平面时代的产物，不能处理多层堆叠的整体设计。不同批次晶圆之间的工艺偏差，远大于同一片晶圆内部的差异，对时序裕量构成很大压力。

此外，现有的性能评测标准，Linpack、MLPerf、SPEC，都是衡量单一指标的，没法评估韬定律追求的全栈协同优化效果。坦率的讲，现在整个行业连怎么量这条路的成绩都还没统一。

所以华为自己也说，这篇论文既是一份来自实践一线的报告，也是一封邀请函。

6

第三个问题，也可能是最值得严肃对待的一个问题。

韬定律的提出，有一个不能忽视的前提，华为无法获取最先进的光刻设备。

2019年被纳入实体清单，台积电断供，先进制程之路被迫中断。韬定律是在这个背景下产生的，它就是一条「被逼出来」的路。

这不是贬义，被迫走新路，可能走出新路，但问题是，这条路能不能走得通，和这条路是不是最优的，是两件事。

如果未来制程封锁解除了（虽说可能性不大），这种以高研发复杂度和高设计成本为代价的折叠方案，在成本和量产上是否比得过传统路径？

更深层的问题是，如果我们在「时间维度」辛苦堆叠出等效1.4nm芯片，而别人在「空间维度」已经突破了更先进的制程节点，对方利用物理尺寸优势在功耗、成本、集成度上进行竞争，我们所有的努力是否会贬值？

这不是在泼冷水，我自己也觉得这种质疑过于悲观了，但它提出了一个重要的提醒，韬定律不应该让我们放松对先进制程工艺本身的攻坚。

最好的策略是双轨并行：一条路继续对标国际最先进水平，对EUV光刻机、先进制程工艺发起正面冲锋；另一路支持华为这样的企业探索新架构、新路径，丰富技术储备。

两条路都走，我们才有选择的权利，而不是只有被动适应的份儿。

7

从硅谷的诞生开始，半导体行业过去60年，只有两条指导原则，摩尔定律和登纳德缩放定律，都是美国企业提出的。它们定义了芯片产业几十年的前进方向，全世界按着这个节奏走。

现在第三条定律由中国企业提出来了。

不管你叫它定律也好，叫它范式也好，叫它RC优化的高级营销包装也好，有一件事是确定的——这是中国企业第一次试图重新定义芯片行业衡量「先进」的标尺。

从「你用几纳米」到「你能跑多快」的标尺。

这个动作的意义，可能比技术本身更大。

因为它不是在别人的赛道上追赶，而是在问一个更底层的问题，我们为什么要用别人的赛道？

8

回到韬定律本身。

一方面，它是一个有真实数据支撑的理论框架，381款芯片和麒麟2026的实测数据摆在那。

另一方面，它也不是什么颠覆性的物理发现，更像是对现有技术路径的重新组织和升维。

它有明确的应用边界和尚未解决的难题，散热、良率、EDA工具链、评测标准，每一个都是硬骨头。

同时，它也不是摩尔定律的替代品，更像是一条平行的路，在几何缩微走不动的地方，给你另一个选项。

其实最有意思的是，恰恰因为「被逼出来」这个特质，反而走出了一条全世界最终都不得不走的路——论文里说，华为六年前被迫面对的那个问题，回过头来看，整个行业最终都将不得不面对。

摩尔定律在2005年就该失效了的，到现在硬撑了二十年，大家心里都清楚几何缩微的路越走越窄，谁先走出一条新路，谁就可能成为下一轮的规则制定者。

如果这句话是对的，那韬定律的真正价值，不在于华为今天的芯片有多强，而在于它可能是后摩尔时代全行业的路线图之一。

只是这条路还很长。

我想这也是为什么，论文结尾写成了一封邀请函吧。

原始论文：

A Time Scaling Theory for Multi-Layer Electronic Systems 《多层电子系统的时间缩微理论》