昨天，华为发布了芯片设计的一个新的工艺方向，基于自创的“韬定律”，对芯片进行逻辑折叠，以实现缩短传播时延，提升晶片管密度，最终实现降低功耗和提升算力的结果。

韬定律、逻辑折叠这些都是什么？这些操作又为什么能够提升算力降低功耗？我看了很多资料，努力用咱们普通人的语言总结一下。

芯片设计一直以来追求的方向，都是更强的算力和更小的功耗，每一次手机发布会，讲到芯片时，最关键的部分就是算力提升了多少个百分点，同时功耗又降低了多少。

以往实现这个目标的办法，就是采取更小的制程。最简单的理解，就是把晶体管做得更小，彼此距离更近一些，在有限的范围内放入更多的晶体管。晶体管越多，算力就会越强。晶体管越小，能耗和发热就会越小。

1965年，美国的芯片工程师戈登·摩尔经过长期观察后总结道：每过18到24个月，芯片上可容纳的晶体管数量就会增加一倍，芯片的性能因此大幅提升。这被人们称为“摩尔定律”。

摩尔定律之所以出名，是因为自从摩尔提出来之后的几十年里，人类设计和制造的芯片，确实基本按这样的速度高歌猛进。但摩尔定律其实是有极限的，这个极限近些年已经逐渐向人类靠近。

目前最先进的芯片，制程是3纳米的，基本上只有台积电能够代工。三星能够做，但效果并不好。再往后的2纳米，应该还在研发和试产中。2纳米之后呢？1纳米吗？实际上是做不到的。当芯片的制造低于1.5纳米，晶体管之间的距离太过靠近时，芯片就会发生类似于短路的现象，没办法正常工作了。

因此摩尔定律的极限正在逼近，在一个有限的平面里，最终能够放入的晶片管数量，并不是无限的。但如果芯片是立体的，那又是另一回事了。

华为新的设计思路，就可以理解为把芯片变成立体的，把脑洞打开，不再只是在一个平面上来布局晶体管，而是更立体一些，因此叫“逻辑折叠”。为什么要折叠呢？因为实际上，芯片运行时，有相当多的时间是消耗在传输的过程中，折叠的目的，就是缩短传输的时延。

简单地说，相同的时间内，以往的芯片只能做1次计算，折叠之后可以计算2次。从实际效果上，和改进制程，增加晶体管数量是一样的。而且，由于传输通路缩短，能量损耗也会大幅减少，因此芯片整体功效也会大幅提升。

所以，华为的思路，是在在原本的“几何缩微”，增加了“时间缩微”这一个维度。

问题就来了，把平面变成立体这么简单的事，为什么别人就没想到，没有去做？因为魔鬼藏在细节里啊。芯片折叠这种事，肯定不像折一张纸那么简单，工程上实施起来，肯定会有数不清的难题要攻克。就好像马斯克那个把火箭发动机并联起来的思路，苏联也想过做过，只是实施起来难题太多，没有攻克而已。

华为现在选择把它发布出来，当然不是随随便便，肯定是在工程实施上已经做过大量尝试和累积，已经打通关，甚至相关的专利都已经申请到手了。这一次要轮到别人来摸着我们的石头过河了。

那他们不做，不跟进不行吗？应该是不可以。折叠之后的芯片，7纳米制程可以做到和3纳米效果相近。华为甚至预计，到2031年，即使我们的制程工艺原地踏步，也可以依靠折叠，做到相当于1.4纳米的水平。

也就是说，到2031年，中国大陆的先进芯片，就有可能会追近全世界最先进的水平。如果在这过程中，我们自己做出EUV来，制程工艺也同步推进，那可能就会弯道超车，变成领跑者了。那种情况下，先进芯片的代工，就不会有台积电什么事了。

所以，芯片折叠这个新的方向，其他竞争者是必须跟进的。这很可能是中国芯片设计行业从追赶到反超的一个关键节点。另一个节点，会是EUV，现在仍然静默，但也不太远了。这一次创新，很可能确实是定义了全世界芯片未来发展的方向。

把话说得更大一点，我们会陆续见证，全产业链里大多数先进领域，被中国一点一点攻克。当你的规模和基础的累积达到这样的程度，所有一切都只是水到渠成，想拦也拦不住。