老美本想靠卡死光刻机逼华为退赛，结果华为直接把桌子掀了！ISCAS 2026现场，何庭波扔出“韬定律”，宣布不再死磕纳米数，改玩“时间折叠”

何庭波这次没有顺着旧题往下答，而是当着行业的面把题目改了。

2026年5月25日，上海举行的国际电路与系统研讨会上，她公开抛出一个新说法，核心就一句，芯片不再只盯着做得更小，而是开始追着时间损耗下手。

这件事之所以一下冲出技术圈，不是因为名字新，而是因为它撞上的正是这几年最敏感的那根线。

外部限制这些年怎么卡，大家都看得很明白，最狠的一刀就是先进制程设备，尤其是顶级光刻机，思路也不复杂，只要路口堵死，后面的人就很难往前蹿。

结合公开报道看，这种限制长期聚焦先进制造环节。

问题也正出在这里，很多人默认芯片升级只有一条主路，纳米数越小越先进，谁拿不到更小的制程，谁就只能跟在后面吃灰。

何庭波这次等于把这个默认前提直接掀开了。

她发布的不是一句空口号，而是一整套新路径，名字叫韬定律，符号是τ，落脚点也很直接，用时间缩微去替代过去那套几何缩微。

这话听起来有点硬，可翻成大白话并不难。

以前行业拼命压缩的是面积，恨不得把晶体管一层层往里塞，塞到最后，工艺越来越贵，难度越来越高，收益却没原来那样猛。

央视网和澎湃都提到，摩尔定律正面临物理极限和经济效益的双重挑战。

既然地皮越来越贵，继续往里挤就不一定最划算，那就换个角度，别老盯着房子盖多密，先管一管里面的车怎么跑。

芯片里的信号传输，本来就像城市道路，路绕得远，等红灯多，再大的车也跑不出速度。

所谓逻辑折叠，重点不在玄，而在改路。

原来一条关键路径要在平面里跑很久，现在想办法把它折起来，叠起来，让信号少绕圈，少折返，少在芯片内部白白耗时间。这个方向被华为称为LogicFolding，也就是逻辑折叠。

真正让行业坐直身子的，不是这几个词，而是华为给出的数字。

按照央视网和澎湃新闻披露，过去六年，华为已经设计并量产381款遵循这条路径的芯片，覆盖的不是单一实验样片，而是有实际落地意味的产品体系。

更扎眼的是下一步。

公开信息显示，计划在2026年秋季推出的新麒麟芯片，将更完整地采用逻辑折叠技术，性能有望进一步提升。

芯片行业最不缺漂亮词，最缺的是能扛住量产的东西。

何庭波身上那股劲，也恰好和这条路线能对上。澎湃相关报道提到，她在会上的表达并不轻飘，背后是数万人多年投入换来的积累。

这类技术转向从来不是灵机一动，更像一场长期忍耐后的翻面。

外界为什么反应这么大，也不难理解。

因为原来的制裁逻辑，本质上是卡你最短的那条路，默认你离开那条路就只能掉队。

可现在华为释放出的信号是，路被堵住，不等于车必须熄火，也可以重画地图。这个判断是基于已公开的技术路线与量产表述作出的归纳。

更关键的是，摩尔定律走到今天，本来就不像二十年前那样神勇。

行业不是不知道问题，只是以前大家还有更强的惯性，能往下压就继续压，毕竟改路径比追节点更难，也更容易被质疑。

但当成本越来越高，工艺红利越来越薄，架构创新和系统协同就不再是配角，而会慢慢站到舞台中间。

这也是这场发布最有意思的地方。

它表面是在讲半导体，实际却把竞争的衡量尺往旁边拽了一下。

过去一提芯片，外行先问几纳米，内行也常被这个数字牵着走。

现在华为试图把另一个问题塞进讨论里，同样的工艺条件下，谁能把系统效率逼得更高，谁能把信号传输中的损耗压得更低，谁就未必吃亏。