2021年那台骁龙888，刷十分钟微博中框就烫手，开原神一刻钟掉到45℃以上。当时大家骂三星5nm、骂X1大核，很少有人想到另一件事：一颗芯片从“图纸”到“不烫不卡”，中间每一层图形怎么曝光、用不用EUV、掩模多少张、良率爬多久，才是真正决定成本和体验的底层账。
这篇把三本账拆开：DUV多重曝光贵在哪、中芯N+1/N+2为什么不等于“全场景5nm”、存储为什么比逻辑更容易绕开EUV封锁。
一、DUV多重曝光：用工序换精度，贵在“每片都重复付”
先进逻辑做到7nm级及以下，最细几层金属、接触孔、栅极切割，用193nm浸没式DUV直接曝光刻不出来，只能把一层图形拆成多次。原理很简单：自对准双重（SADP）大致把节距砍一半，四重（SAQP）再砍一半。193nm浸没式DUV做7nm，需要把金属间距压到36nm左右，四重曝光刚好能到34nm。代价是次数，而每一次都要重新付一遍涂胶、掩模、刻蚀、量测的钱。
7nm基本就是DUV的尽头。现有的多重曝光方案，最多四次曝光，最好也就到7nm；要继续用DUV做5nm级，得多加到6–8次。所以5nm出现的时候，EUV恰好准备好了——不是时间上的巧合，是物理规律只允许DUV走到这儿。
掩模套件本身也贵。一张ArF浸没掩模在十几万美元量级，EUV掩模是它的三倍上下；整套7nm mask set的成本，公开估算在千万美元量级。DUV是“张数多但单张便宜”，EUV是“张数少但单张贵”，7nm总成本降不下来，两头都推高。
材料端更隐蔽。多重曝光产线单片光刻胶、抗反射涂层消耗可达单次曝光的2—4倍；每轮循环后CMP抛光液/垫、硬掩膜、特种气体都按次数放大。EUV贵在设备一次性投入，DUV多重曝光贵在“每片晶圆都把工序重付一遍”：设备可能便宜些，但工时、材料、良率损失长期背着。
所以“DUV能做7nm”是对的，“和EUV做7nm成本一样”是错的。DUV路线真实账本：掩模张数↑、曝光次数↑、光刻胶/CMP/量测↑、周期↑、良率爬坡↓、单片成本↑。能不能商用，不看“能不能刻出”，看“什么良率、什么产量、什么单价客户能接受”。
二、中芯N+1/N+2：低功耗可比7nm，但不等于全场景5nm
中芯2020年通过EE Times由发言人披露N+1：相对14nm性能+20%、功耗-57%、逻辑面积-63%、SoC面积-55%，定位偏低功耗，主攻高性能运算类应用。发言人原意是“功耗和稳定性可与7nm相比，但性能增幅低于行业7nm约35%基准”——所以它更准确叫“低功耗版7nm”，不是全场景对标7nm，更不是5nm。
N+2走更高性能路线。相比14nm，性能提升约35%、功耗下降约50%、逻辑面积缩小约70%——比N+1的+20%/−57%/−63%更进一步。有第三方测算认为，N+1的晶体管密度够不到台积电7nm，是N+2才追上的。
EUV这块，中芯的口径是：N+1不依赖EUV；N+2如果能拿到EUV，可能会用。注意后半句——这不是主动路线选择，是设备可不可得的约束。用DUV跑N+2/7nm级，就要走多重曝光，回到第一部分那本账——掩模、套刻、良率、成本全加。
为什么特别强调“不等于全场景5nm”：
节点命名不等同体验。N+1低功耗场景接近7nm省电表现，但大核高频、缓存密集、基带/ISP/AI子系统全负载时，不能只按“等效7nm”下结论。
密度、频率、良率三件事分开。DUV多重曝光可逼近7nm级密度，但高频大核要靠架构和功耗预算；量产成本要靠良率，不是回片成功就算商用。
5nm级更依赖更细节距和更少工序。若全用DUV多重曝光做5nm级，SAQP/多轮切割层数更多，套刻和随机缺陷更难压；即便技术可行，成本曲线会和EUV方案拉开很大差距。
客户产品决定“等效”有没有意义。同样N+2，做低功耗IoT、做中端SoC、做AI推理小芯、做手机旗舰大核，良率目标和成本承受力完全不同。
这里我不打算报具体良率。公开渠道的说法从20%到50%都有，还有更离谱的，采信任何一个都容易被打脸。但有一件事是共识：SRAM回片能证明光刻对齐与刻蚀框架可行，但从SRAM到完整高性能SoC还要过不规则逻辑、模拟IO、良率、可靠性和成本五关。
顺带说个行业内的常识：流片成功的消息经常被当成“突破了”，但做工艺的知道，测出SRAM良率不等于能出SoC。SRAM是规则阵列，天然好做；一颗完整SoC里大量不规则逻辑、模拟IO、模拟电路，良率能砍掉一大半。从SRAM到量产，中间隔着的不是技术，是五道关。
最终以中芯公告和客户量产信息为准。
三、存储换道：不卷最细线宽，卷层数、键合、外围解耦
NAND和逻辑相反。逻辑越细越快，NAND拼的是单位面积比特数、吞吐、可靠性和成本。线宽不是唯一杠杆，层数、电荷捕获、阵列/外围解耦更重要。
长存Xtacking把存储阵列和外围电路分两片做，再混合键合：阵列专攻堆叠密度，外围用更合适CMOS工艺，I/O速率和良率不受“单颗最细逻辑线宽”绑死。代际口径：3.0为2022年第四代TLC、200层以上、I/O 2400MT/s；4.0为2024年第五代、294层堆叠/232有源层、I/O 3600MT/s；2026年公开报道量产主力267层、300层以上在研。
为什么比逻辑更容易绕EUV：
逻辑7/5nm卡在最细金属节距，必须极紫外或DUV多重；NAND靠垂直堆叠，横向线宽压力小于逻辑最细层。
混合键合把“阵列”和“CMOS外围”解耦，外围不用跟着阵列挤进同一最细工艺。
性能提升可来自层数、I/O、键合密度、主控固件，不单靠光刻分辨率。
成本曲线更受堆叠良率、键合良率、颗粒可靠性影响，不像逻辑5nm那样直接被最细节距设备卡死。
但存储也不是“换道就无敌”。2026Q2 Counterpoint：长存NAND出货份额14%，仅次于三星25%、SK海力士22%，首次超过铠侠位列第三；但营收排第五，落后美光、铠侠。原因在结构——2026Q2企业级SSD占全球NAND出货48%（去年同期26%），长存货还偏消费级，高单价数据中心eSSD占比低。
财务另一本账：2026Q1长存营收470.42亿元、净利333.79亿元、NAND毛利率78.73%；2023年净亏191.81亿元。这波利润改善，Xtacking良率有贡献，但更大的是价格周期——Q1 NAND产品均价较2025全年涨172.72%，单位成本仅降9.38%。技术决定“能不能吃到”，周期决定“吃多肥”。
2025年，长存成为国内为数不多与国际头部厂商达成专利交叉授权的集成电路企业——招股书里没点名是谁。据韩国媒体报道，其中一笔与三星有关，涉及其部分先进V-NAND产品的混合键合专利。
三星为什么最后掏钱？因为3D NAND混合键合的关键专利就那么几家，谈得下来，绕不开就买。但EUV是设备，不是专利。专利是围墙，可以开门；设备是门，可以直接焊死——ASML一纸出口管制，中芯连谈都不用谈。这就是存储这条路更走得通的原因：它需要的是许可，而EUV给不了许可。
三句落地结论
DUV多重曝光不是不能做先进逻辑，是用更多掩模、更多工序、更长周期换设备受限下的可行性；7nm级可谈，5nm级全DUV成本要特别谨慎。
中芯N+1低功耗可比7nm，N+2更高性能且晶体管密度才追上7nm；EUV有就用、没有就按DUV良率和成本重新算账。
存储绕EUV比逻辑容易，靠层数+Xtacking+混合键合；但国产NAND当下短板在企业级占比和营收结构，不在“能不能堆到200/267/300层”。
你做过DUV多重曝光、N+1/N+2流片或长存eSSD导入的，评论区说下哪道关最卡：掩模、套刻、良率、键合还是固件。下篇可单独拆“一套7nm mask set到底多少钱”。
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