2026年5月25日，何庭波在2026国际电路与系统研讨会上发表了华为半导体“韬（τ）定律”，这是中国“国产半导体里程碑”，这不只是华为的技术路径，更是一个中国半导体发展的完整产业未来。
一、摩尔定律确实走到头了在全球半导体领域，依靠摩尔定律发展的半导体制程工艺已演进到了3nm，台积电的2nm工艺制程2025年第四季度已经量产，但最新的苹果芯片和高通芯片均未采用这一制程工艺，有消息称苹果的下一代芯片和高通的下一代芯片或许采用台积电2nm制程。从目前各方面透露的信息看，台积电2nm工程制程受良品率和产能的限制目前并没有被各芯片企业采用。更严峻的问题在于，行业普遍认为，2nm是传统制程工艺的最后极限，未来的芯片制程需要全新的架构和制程工艺。
传统半导体制程工艺的物理极限逼近——量子效应、泄漏电流这些硬钉子，谁撞谁疼；经济效益下降——制造成本指数级飙升，红利快速消退。业内消息指出，2nm晶圆的代工价格预计将突破3万美元大关，较4nm产品接近翻倍，这一变化将直接传导至终端硬件成本。
摩尔定律统治半导体半个多世纪，靠的就是“几何缩微”——把晶体管越做越小。但今天，这条路已经快到尽头了。
二、“韬定律”的核心：不是做小，而是做快“几何缩微”关心的是尺寸，而“时间缩微”关心的是时间。
传统制程是不怕把“把晶体管变小”，而华为提出的“韬（τ）定律”是将时间常数τ变小，是系统性降低时间常数，持续压缩器件层、电路层、芯片层和系统层的信号时延和处理效率，从而整体提升芯片系统的性能和效率。
华为构建了四层协同体系，一层层打通：
器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；
电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；
芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；
系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
这条路径的聪明之处在于：它不是在一个维度上死磕，而是四个维度同时优化，系统性降低时间常数τ。
三、数据不说谎：381款芯片验证带来的底气何庭波发表的“韬（τ）定律”并非只是一个理论架构，在2026国际电路与系统研讨会她表示，基于这一定律，华为已设计并量产了381款芯片。
这不是实验室里的ppt，不是理论推演。六年持续探索，381款产品的实战积累，意味着韬定律背后是海量的工程实践。
大胆推测，在之前6年间华为量产了381款芯片中，或许是通过不同的技术方向、不同维度，一步步在验证“韬（τ）定律”的技术可行性。这就不难理解，麒麟9030 Pro在制程落后的情况下，表现出了超
过预期的性能和功耗。
何庭波表示，将于今年秋天发布的“麒麟 2026”手机芯片是逻辑折叠技术的首次商业化应用。该技术通过改变传统芯片的晶体管布局方式，能够在相同面积内集成更多逻辑单元，从而显著提升芯片的计算能力和能效比。同时，他还强调，“未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠，持续优化从器件、电路，到芯片和系统的全栈性能。”
四、“逻辑折叠”——韬定律的第一个杀手级技术何庭波表示，通过逻辑折叠等创新技术持续压缩芯片内部信号的传播时延，在不依赖传统工艺线极致蚀刻的前提下不断提升晶体管密度，实现半导体与电子系统的长期可持续演进。
目前尚不清楚华为的这项“逻辑折叠”具体的技术原理，但这不仅仅只是以前华为在芯片设计中创新的“堆叠”技术。
从多方信息源获得信息来看，传统芯片设计是单层平面布局，而逻辑折叠则是把原本平铺在一整块硅片上的电路，像折纸一样垂直堆叠成两层甚至多层结构。传统芯片的数字逻辑门、模拟电路、内存都在同一维度分布，这些元器件的信号传输就得设计极其复杂的金属互联线。而逻辑折叠技术，通过分类把功能不同的电路拆开之后，上下叠在一起，从而实现缩短信号路径缩小时延的目标。
想象一下：以前信号要从芯片A端跑到B端，绕一大圈；现在通过折叠，把路径折叠起来，A和B在物理上更近了。信号跑得更短，时间常数τ就降低了。
华为在“麒麟2026”芯片上验证的结果是晶体管密度从155 MTr/mm²阶跃式提升至238 MTr/mm²（单代之内）——这种量级的提升此前需要三年的几何缩微。由此带来的SoC性能核心的能效提升了41%，最大时钟频率提升了13%。
这个思路的精髓在于：不依赖更先进的制程，靠设计创新实现性能跃升。
五、2031年对标1.4nm——这个flag的分量在2026国际电路与系统研讨会上何庭波表示，预计到2031年，基于韬定律的高端芯片晶体管密度达到1.4纳米制程同等水平，晶体管密度从155 MTr/mm²上升400+ MTr/mm²。
CPU性能核心频率预计到2029年达到4GHz及以上；麒麟SoC在典型使用场景下的能效预计在三到五年内翻一番以上；AI硬件集成度预计到2035年增长超过100倍。
这路阶梯式进步速度，对于传统制程的芯片来说，是可望而不可及的，台积电从3nm升级到2nm，实际带来的性能提升只有15%左右。
更令人兴奋的是这一理论在AI计算中的应用，在系统层面，Unified Bus和Hi-ONE已证明数百微秒的通信τ可以被压缩到数百纳秒，多机架AI集群可以表现为一台单一协调的机器。
这是AI硬件集成度预计到2035年增长超过100倍的基础。
当然，对于一代被教育将“摩尔定律”等同于“进步”的工程师而言，这是一个艰难的转型。几何时代事实上已经终结；通过微型化实现加速的时代正在让位于通过多层电子系统中的τ优化实现加速的时代。
同时，多层电子系统的时间缩微理论需要产业的共同努力，这不仅涉及到芯片设计和应用、存储器等元器件领域的共同努力，更大的挑战在于工具链和方法论。今天的EDA软件是在面积、时序和功耗沿三个独立轴优化的时代发展起来的，系统τ仅仅是作为一个剩余量出现的。完整的逻辑折叠要求工具链将多个堆叠的die视为一个单一连续的设计实体——在单元粒度而非模块粒度进行逻辑分区，在统一代价函数下跨整个体积进行布局，并跨die路径进行时序收敛。这也就意味着EDA软件需要全新的更新和设计人员重新学习，当然韬定律的产业应用的难题不止这些，仍然需要全产业的共同努力。
虽然前行的路还有许多难题，但这条路线是改变半导体产业的一条坦途，是中国半导体首次提出指导产业发展的新规则，也是摆脱全球半导体产业困境的经过验证的路。
何庭波说：“我们的解决方案走得通，走得远。”