[TechWeb]5月25日消息，今日，在IEEE国际电路与系统研讨会（ISCAS2026）上，华为公司董事、半导体业务部总裁何庭波发表了题为《半导体新路径探索与实践》的主旨演讲，正式提出“韬（τ）定律”，以“时间缩微”替代传统的“几何缩微”，作为半导体演进新指导原则。
同时，何庭波透露，2026年秋季即将面世的麒麟芯片将采用逻辑折叠技术，性能有望大幅提升，预计到2031年高端芯片晶体管密度可达1.4纳米制程同等水平。
该消息引发业内震动。
目前，何庭波署名的论文《ATimeScalingTheoryforMulti-LayerElectronicSystems》已提交至中国科学院科技论文预发布平台，论文详细介绍了“韬（τ）定律”。
“韬定律”的理论内涵：从“缩尺寸”到“缩时间”
论文开篇介绍，六十年来，摩尔定律的几何缩放推动了半导体领域的进步。但这一行业契约已不再成立：单纯的尺寸缩小带来的收益已趋于平缓，领先节点的单芯片设计预算已超过十亿美元，而在最先进节点上单位晶体管成本也不再下降。
论文提出了一种接替性的缩放原则——τ缩放，该原则采用时间本身（而非晶体管面积）作为进步的主要度量指标，并将单一特征时间常数τ作为跨越十二个数量级（从单个晶体管的开关到数据中心的工作负载）的统一优化目标。
根据论文内容，“韬定律”的核心要义，可以用一句话概括：以“时间缩微”替代“几何缩微”。
τ是希腊字母，在物理学中代表时间常数，是系统响应和传播信号所需的“基础耗时”。华为提出的τ缩微，将单一特征时间常数τ作为跨越十二个数量级（从单个晶体管的开关切换到数据中心的工作负载）的统一优化目标，是自登纳德缩放定律以来，首个在整个计算栈建立统一优化目标的缩放原理。
何庭波团队构建了一个贯穿器件、电路、芯片、系统四层的协同优化体系：
器件层从优化晶体管电阻和寄生电容入手，从物理底层压缩时间常数τ，打好地基；
电路层引入了核心黑科技“逻辑折叠”，将传统平面二维布局“折叠”为多层堆叠，大幅缩短信号传播的物理距离；
芯片层通过“软件、架构、芯片”全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制；
系统层则通过内存语义统一总线架构、近封装Hi-ONE光学I/O以及edge-to-surface3D折叠技术，重构计算系统互联协议。
何庭波团队对此有一个生动的比喻：传统摩尔定律的思路，好比把居民的房子越建越小来塞进更多人；而韬定律的思路，是不缩小房子，而是重新规划城市道路，拉直主干道、取消绕路、修建立交桥，让所有人的办事效率大幅提升。
381款芯片与“逻辑折叠”的量产验证
“韬定律”并非空中楼阁。论文透露，过去六年，基于这一思路华为已成功设计并量产了381款芯片，覆盖通信、计算、终端、车载等领域。
论文中给出了两项量产级验证成果。在一款移动SoC上，逻辑折叠——一种将数字、模拟和存储电路分布在垂直堆叠有源层中的方法——在固定器件节点下实现了晶体管密度55%的跃升和功耗效率41%的提升。
在AI系统方面，由内存语义统一总线、近封装Hi-ONE光学I/O以及边到面3D折叠技术组成的协同设计栈，预计到2035年可实现超过100倍的硬件集成度增长。
即将于2026年秋季面世的麒麟芯片，是逻辑折叠技术的首次完整实施。量测数据显示，麒麟芯片在固定工艺节点下，晶体管密度从每平方毫米155兆颗跃升至238兆颗，增幅达55%；性能核功耗效率提升41%，最高主频提升近13%，CPU主核频率回到3.1GHz。SRAM工作频率提升超过40%，时钟缓冲数量减少逾50%，时钟偏斜降低25%。华为自评这一实现版本“刻意保守”，预计到2031年，高端芯片晶体管密度可达每平方毫米400兆颗，对标1.4纳米制程的同等水平。
表1麒麟CPU性能核工作频率趋势
在AI系统方面，昇腾990将在2030年前后将逻辑折叠引入AI加速器领域，配合近封装光学I/O等技术，预计到2035年硬件集成度将增长100倍以上。
或将改写芯片竞赛的“游戏规则”，重构价值链
IEEE国际电路与系统研讨会（ISCAS）是IEEE电路与系统学会的旗舰会议，也是电路与系统理论、设计及实现等活跃领域研究者的全球首要论坛。此次ISCAS2026以“迈向智能社会的电路与系统”为主题，旨在推动电路、系统与人工智能交叉领域的变革性创新，加速构建智慧且可持续发展的社会。
华为在IEEE这一全球顶尖学术舞台上提出新定律韬（τ）定律，本身就具有深刻的意义。这是中国在全球半导体领域首次提出指导产业发展的新原则，标志着中国半导体产业从技术跟随走向理论引领的重要一步。
传统半导体产业过度依赖前道制造环节，正如论文引言所述：“对于那些难以获取最先进光刻设备的机构而言，这一约束来得更早、影响也更为严峻。”
τ缩微将价值重心分散到封装、互连、存储和系统架构上。对于难以获取最先进光刻设备的机构而言，“韬定律”提供了另一条可行的上升路径。
过去行业最习惯的比较是谁能更快推进到更先进制程，现在“τ缩放”把标尺从“几纳米”挪到了“多少时间”。技术竞争的逻辑从单一工艺节点追赶，转向系统级架构创新。芯片公司可能不再一味追求“最先进的工艺”，而是转向“成熟工艺+系统级创新”的综合能力竞争。
当性能增长不再唯一依赖节点微缩，封装（先进封装与混合键合）、互连（光学I/O和高速互连）、EDA工具（3D设计工具与散热建模）等环节的价值权重将大幅上升。这也意味着，晶圆代工领域的龙头效应可能被削弱，更多设计公司和系统厂商有机会通过架构创新参与竞争。产业链价值重心将重新分配。
美国MATCH法案等对华半导体封锁不断升级，全方位限制中国获取高端芯片制造设备。在这样的背景下，“韬定律”的提出更显现实价值，它向外界展示了“绕不开的物理围墙，不妨换条路走”的务实智慧。
