华为a股 华为提出「韬(τ)定律」，半导体演进路线出现新范式

今天在上海举办的IEEE ISCAS 2026大会上，华为董事、半导体业务总裁何庭波发表了题为《半导体新路径探索与实践》的主旨演讲，正式提出了一个新概念——韬(τ)定律。

为什么说它是个"换思路"的信号？

过去半个世纪，整个芯片行业的信仰只有一个：把晶体管做更小。从微米级一路推进到如今的3nm、2nm，每一代都意味着更高的精度、更复杂的工艺、以及——越来越难以承受的成本。建一座先进制程晶圆厂的投资早已突破百亿美元量级，而"缩尺寸"带来的性能/成本收益却在明显收窄。摩尔定律的"几何缩微"路径，正遇到物理极限和经济账的双重天花板。

华为给出的答案是：不改尺寸了，改时间。

τ（Tau）是物理学中的时间常数，表征一个系统响应或传播信号所需的"基础耗时"。韬定律的核心主张是：以"时间缩微"替代"几何缩微"——不再只盯住晶体管的特征尺寸，而是把信号传播时延τ作为跨器件→电路→芯片→系统四层的统一优化目标。

关键支撑技术：逻辑折叠（LogicFolding）

具体怎么做到？核心是逻辑折叠等技术的引入：

器件层：优化晶体管和互连的电阻与寄生电容，从物理底层压低τ

电路层：把传统二维平面布线改为更立体的折叠布局，缩短关键路径走线长度，降低RC延迟

芯片层：软件–架构–芯片全栈协同设计，按实际负载做细粒度控制，提升并行度

系统层：重构互联协议（灵衢总线），实现超节点统一内存编址，砍掉通信开销

效果上，同等制程条件下，晶体管密度可提升约55%，能效改善约41%——本质上是在工艺节点的"物理刻度"之外，挖出了另一块性能增量空间。

这不是PPT

华为披露了两个硬数据：

过去6年间，基于这套思路已累计设计量产了381款芯片，覆盖手机、AI计算、通信等多条产品线

2026年秋季面世的新一代麒麟芯片将率先完整采用逻辑折叠技术；预计到2031年，其高端芯片晶体管密度可达等效1.4nm制程的水平

何庭波在结尾也明确表态："未来属于开放合作，没有一家企业能独立完成所有答案。"

该怎么看待它？

严谨地说——

它不是"推翻摩尔定律"，更像是在几何缩微收益递减之后，提出了一套互补性的系统工程路线：从单纯拼制造精度，转向全栈压时延、抠效率的多层级协同优化

这条路径的价值不在于"谁能绕过EUV"，而在于证明性能的下一步增量可以来自架构与系统设计，而不只是线宽数字

最终能否成为行业共识，还取决于技术细节的同行评审、可复现性和生态参与度——毕竟华为自己也强调要开放合作