看了一下午何庭波关于“韬定律”和“逻辑折叠”的论文，大致有了一些自己的理解，简单说说。以前的芯片性能提升，主要靠“几何缩微”，也就是减小晶体管的大小。论文提到：““摩尔时代表面上是在缩小空间，实质上是在压缩时间。”“空间缩放只是工具，时间缩短才是收益。就像修路的目的并不是让地图上的线更漂亮，而是让人和货更快抵达目的地。”

打个比方：要从A点到B点，我们关心的是到达B点的时间，这个时间越短，就说明效率越高，性能就越强。

以往的做法，是通过光刻机提升芯片制程工艺，直接缩短A点到B点的距离，那么抵达时间就会更短。那么当光刻机受限，或者触碰到摩尔定律的物理极限时，已经无法把A点和B点的距离挪得更近时，就得想其他办法来缩短时间。

比如，可以优化行进路线，可以架桥、可以挖隧道，可以优化路面材质，可以同时架设多层线路来提升总体效率等等。

最终目标，就是缩短时间，提升效率，从而提升芯片的性能。

那么逻辑折叠就是在这一理念指导下的产物。

论文里说：“随着芯片规模越来越大，真正拖慢关键路径的，往往不再只是门电路本身，而是门与门之间的线。”

也就是说，在芯片里，A和B的道路，并非是直线，而是十分曲折。

更先进的芯片制程，可以缩短A和B的距离，但彼此的道路仍然曲折的话，那么电子从A到B的时间仍然会被延长。

那么如何缩短道路距离呢？

我基于自己理解就是：“把B挪到A的上方，构建一个超短的直线道路，这样虽然A和B的距离是一样的，但道路被大幅简化缩短，于是这个时间就被缩短了，从而提升效率。”

论文原文是说：“原来在平面上要绕很远的信号线，现在可以在垂直方向上“上下楼””

我觉得这个说法已经很形象了。这跟外部厂商的3D堆叠是有显著区别。

华为的“逻辑折叠”，是要在立体范围内，设计两个门电路晶体管之间的线路。而不是简单把两层芯片堆叠起来，或者把一个复杂芯片，简单堆叠在一个简单芯片上，来提升性能。

门电路有个名字叫做“逻辑门电路”，通过晶体管构建“与门”、“或门”、“非门”。

计算机就是靠逻辑门电路去实现逻辑运算，把0和1变成“与、或、非”三大逻辑，再演绎成虚拟世界，有点“一生二、二生三、三生万物”的感觉。

逻辑折叠，就是在逻辑层面去立体设计门电路之间的线路。所以叫做“逻辑折叠”。

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