5月25日，华为突然扔出一颗“原子弹”，何庭波在国际顶级会议上正式宣布，华为找到了一条完全绕过先进光刻机的新道路。今年秋天就要量产的新一代麒麟芯片，将首次采用颠覆性技术，性能直接实现阶跃式提升。

消息传出来的那天，上海正在举行2026国际电路与系统研讨会，这场会议由电气电子工程师学会主办，是全球半导体领域最顶级的学术会议之一。华为公司董事、半导体业务部总裁何庭波走上主旨演讲台的时候，现场很多人都没想到，接下来会发生什么。

何庭波平日里极为低调，外界很少见到她公开露面。但这一天，她带来了一个足以改写行业规则的东西，她正式对外发表了“韬（τ）定律”。这是中国企业在全球半导体领域第一次提出指导产业发展的新原则。

所谓韬定律，核心思路其实不难理解，过去半个多世纪，芯片行业一直沿着摩尔定律走，说白了就是一条路：把晶体管做得越来越小，往同样面积里塞进更多东西。这条路确实走了很久，从90纳米到28纳米，再到现在的3纳米、2纳米。但走到今天，这条路已经快走到头了。

晶体管尺寸已经逼近原子量级的物理极限，再硬往下缩，漏电和发热问题谁都挡不住。另一方面，建一条先进芯片产线动辄几百亿美元，单颗芯片的设计成本早就突破十亿美元，性价比越来越低。简单说，把晶体管做小的这条路，在物理上和经济上都走不下去了。

何庭波提出的思路，是把赛道换掉，不再只盯着把晶体管做小，而是换一个目标，压缩时间。她提出以“时间缩微”替代“几何缩微”，核心是通过一系列创新技术，压缩芯片内部信号的传播时延，让信号跑得更快，从而提升整体性能。

这套思路背后，最关键的技术叫逻辑折叠，打个比方，传统芯片设计好比把一座城市的所有建筑都铺在平地上，建筑越来越密，道路越来越窄，交通越来越堵。逻辑折叠的做法，是干脆把这座城市折叠起来，建高楼、修高架、挖地下通道，让那些隔得很远的关键模块在物理距离上变得更近。

换个更直观的说法：以前信号在芯片上要从左边跑到右边，要走很长一段路，现在把这张“地图”折叠一下，原本跑很远的路，一下子就近了。这就是为什么这个技术叫做逻辑折叠。

这套方案并不是凭空想象出来的空头理论，何庭波在会上和后来提交的论文中给出了扎扎实实的证据，过去六年里，华为已经基于韬定律的思路成功设计和量产了381款芯片，覆盖了通信基站、AI加速器、手机终端、车载电子等各个领域。

而最受关注的那款产品，就是今年秋天即将面世的全新麒麟手机芯片，这也是逻辑折叠技术第一次在旗舰手机上完整落地。纸面上的数字很硬：在这款芯片上，晶体管密度从每平方毫米155兆颗跃升到了238兆颗，增幅超过53%，以前要达到同样的提升幅度，至少需要三年时间靠缩小工艺节点才能实现。

性能核的功耗效率提升了41%，最高主频提升到3.1GHz，SRAM的工作频率提升了超过40%。更关键的是，这些提升不是在更先进的工艺节点上实现的，而是通过逻辑折叠，把同一块芯片“折叠”成双层甚至多层结构，彻底换了一条路走出来的。

何庭波在论文中把逻辑折叠称为“在固定的器件节点上实现的性能跃升，并不是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑分布进行拓扑重组实现的”。这句话翻译过来就是：在不依赖最先进光刻机的前提下，靠设计创新，一样能做出高端芯片。

这背后的分量，放在整个行业格局里看，就更加清晰了，摩尔定律走向终结，早已是业界共识。连英伟达的黄仁勋都公开说过，摩尔定律已经不再适用于未来芯片的发展。先进光刻技术获取受限的企业，面临的困境比行业整体要来得更早、更严重。

在这样的局面下，华为找到了一条完全绕过传统路径的新路，用时间换空间，以系统优化突破物理瓶颈。

基于韬定律，华为还给出了一份更长远的路线图，预计到2031年，高端芯片的晶体管密度将达到等效1.4纳米制程的水平。在全球芯片巨头台积电已经开始量产2纳米芯片的背景下，这个目标意味着华为要在设计路径上追平甚至超过传统物理缩微的代际速度。

当然，这条路才刚刚起步，韬定律面临的实际挑战不小，工具链的完善需要时间，多层堆叠带来的散热和良率问题也必须在量产中一步步解决。但无论如何，这一天，何庭波站在ISCAS 2026的演讲台上，用一份六年来已量产381款芯片的答卷，向全世界证明了一件事：当别人还在纠结于把晶体管做得更小的时候，华为已经换了一条全新的赛道，跑出了自己的节奏。

正如何庭波在演讲结尾所说：“在韬定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”