美国伊利诺伊大学厄巴纳-香槟分校科研团队近日在半导体制造领域取得里程碑式突破，成功攻克三维芯片技术长期悬而未决的核心难题，开发出一套可在严格热预算约束下实现多层高性能单晶硅电路垂直集成的全新工艺。这一成果直接破解了晶体管微缩逼近物理极限后芯片性能难以持续提升的行业困局，为后摩尔时代的技术演进开辟了全新路径，相关研究论文已正式刊发于最新一期《自然》杂志。
长期以来，芯片产业赖以发展的摩尔定律已显现明显的增速放缓态势。当晶体管尺寸缩小至原子级尺度时，传统平面微缩工艺遭遇了难以突破的物理瓶颈，整个行业已形成共识：向垂直空间延伸的三维集成技术，是延续芯片性能提升曲线的核心方向。但要实现理想的单片式三维集成——也就是在已完成布线的下层电路之上，直接逐层制造新的硅器件层，始终横亘着一道难以跨越的技术鸿沟：制备高质量硅器件通常需要近1000摄氏度的高温环境，而这一温度足以熔化下层电路中已成型的金属互连线。为此全球半导体行业早已划定明确红线：首层电路制造完成后，所有后续加工步骤的温度必须严格控制在400摄氏度以内，形成了极为严苛的热预算限制。
为了绕开这一限制，过去全球科研界曾尝试用多晶硅、非晶金属氧化物、碳纳米管等多种非硅替代材料制作上层器件，但这类材料的电学性能、长期可靠性始终无法和底层的单晶硅器件相提并论，最终始终无法让三维堆叠芯片的整体性能达到商用级的预期。
该研究团队通过颠覆性的工艺创新彻底化解了这一核心矛盾：他们先从专用的施主晶圆上剥离出厚度不足10纳米的独立单晶硅纳米薄膜，全程在不超过200摄氏度的低温环境下，通过卷对卷层压工艺将这层超薄硅膜精准转移、紧密贴合到已经完成下层电路制备的接收基板上。得益于纳米级厚度带来的柔韧性，这层硅膜可以和下层基板的表面形貌完美适配，从根源上避免了传统刚性键合工艺极易产生的界面空隙和缺陷。
为了适配这套全低温工艺，团队还对晶体管结构进行了针对性重构，采用全新的“无结”设计，完全跳过了传统工艺中必须的高温掺杂步骤。依托这套全新方案，研究团队成功制备出三层垂直堆叠的完整电路结构，每层集成625个晶体管，整体平均良率高达98%，器件的输出电流性能和传统1000摄氏度高温工艺制造的标准硅晶体管完全持平，性能表现远超所有此前采用低温替代材料的同类方案。
这项研究首次证实，完全依托成熟的标准单晶硅材料，就可以实现高性能、可规模化扩展的单片三维集成。目前该团队已经启动技术转移工作，正与工业界半导体代工厂对接，推进工艺的产线适配验证，加速这项突破性技术的产业化落地进程。