浅谈摩尔定律、韬定律及西方对韬定律的态度

文/九嶷山人

一、摩尔定律提出者与由来

提出者：摩尔定律由戈登・摩尔（Gordon Moore） 提出，他是英特尔（Intel）联合创始人。

由来：1965 年，戈登・摩尔在杂志撰文总结：集成电路上的晶体管数量，大约每 18~24 个月翻一番，性能随之翻倍、成本下降。后人将这个规律命名为摩尔定律。

补充：它不是法律、职位，不存在 “任命” 一说，只是科技界沿用至今的经典经验规律。

二、韬定律的提出者与由来

提出者：韬定律由何庭波（华为公司董事、半导体业务部总裁，海思总裁）于2026年5月25日在上海举行的IEEE国际电路与系统研讨会（ISCAS 2026） 正式提出并发布配套论文《多层电子系统的时间缩放理论》。“韬”取自希腊字母 τ（tau），在物理/电路中代表时间常数，衡量系统响应快慢。

由来（背景+动机）：摩尔定律遇“双墙”——物理墙：制程进入7nm/5nm/3nm后，晶体管接近原子尺度，量子隧穿导致漏电，再缩小已不现实。经济墙：3nm晶圆厂投资约200亿美元，设计一颗顶尖芯片预算超10亿美元，性价比断崖式下滑。

华为的现实压力：2019年被列入实体清单，先进光刻/制程受限，无法继续走“几何缩微”老路，必须另寻路径。从“几何缩微”转向“时间缩微”——摩尔定律：靠缩小尺寸（几何缩微） → 晶体管更多、距离更短、速度更快。韬定律：靠压缩时延（时间缩微） → 不硬拼纳米，通过逻辑折叠、3D堆叠、架构创新、软硬件协同，让信号跑得更快、效率更高。一句话：用时间换空间，用系统优化替代尺寸硬卷。

核心意义：中国首次在全球半导体领域提出指导产业发展的新原则。让成熟制程（如14nm/28nm） 重新定义为“高性能制程”，盘活国内现有晶圆厂投资。为“后摩尔时代”提供非先进制程依赖的发展路线。

三、西方对韬定律的态度：技术方向认可、定律地位不承认、态度很拧巴。

1、方向上是共识

后摩尔时代必须走系统优化。台积电、英特尔、三星都在做：3D堆叠、先进封装、缩短互连延迟。

西方行业共识：光靠缩纳米已经走不动了，必须从“尺寸”转向“时间/架构”。

摩根士丹利直接说：韬定律颠覆了西方“只拼制程”的迷思。

外媒普遍承认这是“绕开制裁的可行路线”

路透社、彭博社、华尔街日报：

称之为中国半导体对美制裁的系统级反制；承认它能用成熟制程（14/28nm）做出接近先进制程的性能。

技术同行不否认“逻辑折叠+低延迟”有效：

EE Times、SemiAnalysis等：方向没问题，工程上能做出效果。

二、不承认是定律——核心争议点

名字叫“定律”，但西方认为更像“方法论/路线图”

摩尔定律：60年、全产业链一起遵守、可量化（18–24个月翻番）、全球统一基线；

韬定律（τ）：2026年刚提出、华为一家定义、基线不公开、数据未独立复现。

西方学界标准：没经过同行评议、没独立复现、没产业链跟进，就不能叫“定律”，顶多算“设计哲学/架构思路”。

关键数据被质疑“不透明”

何庭波给出：密度+53.5%、能效+41%、延迟大降，但对比基准（同制程平铺）没公开，第三方没法验证。

物理极限争议：热、良率、成本

SemiAnalysis等：3D堆叠越叠越热、良率掉、成本不一定划算，能不能长期指数级提升，存疑。

西方真实态度：嘴上不认，手上在做

美国：警惕、打压，但自家英特尔也在推Foveros、背面供电、低延迟互连，本质同方向；

欧洲/荷兰：ASML嘴上说EUV不可替代，但也在加大先进封装、测试设备投入；

日韩：台积电/三星在做SoIC、X-Cube，路线高度重合。

一句话：西方不承认“韬定律”这个名字，但普遍承认它指出的路，正是后摩尔时代大家都要走的路。

【免责声明】

内容性质：本文为基于当前半导体产业趋势的技术观察与观点探讨，文中关于“韬定律（τ定律）”的论述及2026年ISCAS会议的发布情景，包含作者的行业推演与前瞻分析，不构成绝对的事实陈述或投资/技术决策依据。

数据与观点：文中引用的晶圆厂投资额、性能提升数据（如密度+53.5%等）均来自公开报道或行业预估，具体数据以官方及第三方独立测试为准；对西方业界态度的归纳代表作者个人观点，不代表任何相关企业或机构的官方立场。

无利益冲突：本文不持有文中提及的任何公司（如华为、英特尔、台积电等）的股票或商业利益，亦未接受任何商业赞助。

26.5.30