几原子厚的氧化铝或可解决一个阻碍下一代二维半导体技术的关键权衡。

台湾研究人员为二硫化钼（MoS₂）开发出一种新的原子级薄“底漆涂层”，可在其上方放置极薄的栅极绝缘体，而既不会在绝缘层中留下孔洞，也不会干扰下方流动的电子。

现代晶体管本质上是一种电控开关。它们通常由半导体沟道（此处为原子级薄的 MoS₂ 片）及其上方的金属“栅极”组成。栅极与半导体之间是电绝缘体，称为栅极介电层。

向栅极施加电压会在绝缘体中产生电场。该电场决定电子能否从源极通过 MoS₂ 流向漏极。由于栅极通过静电控制沟道，栅极离沟道越近，其影响越强。

为了便于直观理解，可以想象用一块磁铁移动另一块小磁铁。相距 10 厘米时，你的控制不太好。相距 1 毫米时，你可以更精确地操控它。然而，现代晶体管的间隙如今正逐渐缩小到只有几个原子。

原子级薄晶体管

“把绝缘体做得更薄只是挑战的一部分，”该研究的通讯作者、阳明交通大学的 Wen-Hao Chang 教授解释说。“我们还需要保护下方原子级薄的半导体。我们的方法是设计一种界面，同时实现这两点：促进绝缘层均匀形成，并提供缓冲层以维持高效的电子流动，”他补充道。

MoS₂ 使问题变得复杂，因为其表面缺少许多传统半导体表面上常见的悬挂化学键。因此，传统绝缘材料难以在其上方形成光滑、连续的层。

所得界面中的缺陷会导致电泄漏，同时还会散射穿过 MoS₂ 的电子，降低载流子迁移率。

为了尝试克服这一点，研究人员在半导体与主绝缘层之间插入一层极薄的缓冲层来解决该问题。他们首先在 MoS₂ 上沉积约 0.3 纳米的铝，然后小心地氧化这层铝。

这产生了一层厚度约 0.42 纳米的连续氧化铝层。尽管只有几个原子厚，该层却发挥两项重要功能。

第一，它提供了一个合适的表面，使主介电层能够均匀形成，消除原本可能产生漏电路径的微小间隙。第二，它有助于保护 MoS₂ 沟道免受上方介电层相关电学干扰的影响，使电子能够更自由地穿过半导体。

仍有更多工作要做

利用该技术，研究人员制造出 MoS₂ 晶体管，其栅极介电层提供的电学控制相当于约 1 纳米厚的二氧化硅，同时保持低泄漏和强载流子输运。

他们解释说，这一成果解决了二维电子学中一个困难的三重权衡：同时实现极薄的栅极介电层、强静电控制和高电子迁移率。

更广泛地说，这些结果凸显出，随着器件接近原子尺度，晶体管研发方式可能发生变化。工程师可能越来越需要逐个原子地调控现有材料之间的界面，而不仅仅是寻找新的半导体材料。

重大制造挑战依然存在。该实验过程涉及 MoS₂ 转移、超高真空沉积以及精心控制的氧化，在技术进入商业半导体生产之前，所有这些都需要简化和规模化。

“当晶体管组件只有几个原子层厚时，界面就成为器件不可分割的一部分，而不仅仅是边界。掌握原子级界面控制，可能使工程师通过改善材料协同效应来提升晶体管，而不仅仅是发现新材料，”台积电和阳明交通大学的 Tsung-En Lee 教授补充道。

你可以在《自然·电子学》期刊上自行查看这项研究。

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